Robust design of deep-submicron digital circuits

Avec l'augmentation de la probabilité de fautes dans les circuits numériques, les systèmes développés pour les environnements critiques comme les centrales nucléaires, les avions et les applications spatiales doivent être certifies selon des normes industrielles. Cette thèse est un résultat d'une cooperation CIFRE entre l'entreprise Électricité de France (EDF) R&D et Télécom Paristech. EDF est l'un des plus gros producteurs d'énergie au monde et possède de nombreuses centrales nucléaires. Les systèmes de contrôle-commande utilisé dans les centrales sont basés sur des dispositifs électroniques, qui doivent être certifiés selon des normes industrielles comme la CEI 62566, la CEI 60987 et la CEI 61513 à cause de la criticité de l'environnement nucléaire. En particulier, l'utilisation des dispositifs programmables comme les FPGAs peut être considérée comme un défi du fait que la fonctionnalité du dispositif est définie par le concepteur seulement après sa conception physique. Le travail présenté dans ce mémoire porte sur la conception de nouvelles méthodes d'analyse de la fiabilité aussi bien que des méthodes d'amélioration de la fiabilité d'un circuit numérique.The design of circuits to operate at critical environments, such as those used in control-command systems at nuclear power plants, is becoming a great challenge with the technology scaling. These circuits have to pass through a number of tests and analysis procedures in order to be qualified to operate. In case of nuclear power plants, safety is considered as a very high priority constraint, and circuits designed to operate under such critical environment must be in accordance with several technical standards such as the IEC 62566, the IEC 60987, and the IEC 61513. In such standards, reliability is treated as a main consideration, and methods to analyze and improve the circuit reliability are highly required. The present dissertation introduces some methods to analyze and to improve the reliability of circuits in order to facilitate their qualification according to the aforementioned technical standards. Concerning reliability analysis, we first present a fault-injection based tool used to assess the reliability of digital circuits. Next, we introduce a method to evaluate the reliability of circuits taking into account the ability of a given application to tolerate errors. Concerning reliability improvement techniques, first two different strategies to selectively harden a circuit are proposed. Finally, a method to automatically partition a TMR design based on a given reliability requirement is introduced.PARIS-Télécom ParisTech (751132302) / SudocSudocFranceF

A Defect-tolerant Cluster in a Mesh SRAM-based FPGA

International audienceIn this paper, we propose the implementation of multiple defect-tolerant techniques on an SRAM-based FPGA. These techniques include redundancy at both the logic block and intra-cluster interconnect. In the logic block, redundancy is implemented at the multiplexer level. Its efficiency is analyzed by injecting a single defect at the output of a multiplexer, considering all possible locations and input combinations. While at the interconnect level, fine grain redundancy is introduced which not only bypasses defects but also increases routability. Taking advantage of the sparse intra-cluster interconnect structures, routability is further improved by efficient distribution of feedback paths allowing more flexibility in the connections among logic blocks. Emulation results show a significant improvement of about 15% and 34% in the robustness of logic block and intra-cluster interconnect respectively. Furthermore, the impact of these hardening schemes on the testability of the FPGA cluster for manufacturing defects is also investigated in terms of maximum achievable fault coverage and the respective cost

Chemins de données robustes pour les systèmes de traitement du signal

Les circuits int´egr´es CMOS ont connu une ´evolution constante depuis quelques d´ecennies, mais l’arriv´ee aux dimensions nanom´etriques pose des probl`emes de plus en plus complexes. Parmi les probl`emes anticip´es, le rendement de fabrication et la fiabilit´e d’op´eration ont d´ej`a montr´e leurs effets et compliquent s´erieusement l’emploi des nouvelles technologies. Cette menace oblige`a un changement du flux traditionnel de projet des syst`emes int´egr´es, en consid´erant la fiabilit´e et le rendement comme des contraintes du circuit d`es le d´ebut du d´eveloppement. Dans cet article nous pr´esentons le d´ebut de l’´etude d’une architecture reconfigurable pour la mise en oeuvre des syst`emes de traitement du signal. Telle architecture utilisera la reconfigurabilit´e pour g´erer le probl`eme du rendement de fabrication et int´egrera des circuits auto-contrˆolables pour assurer la fiabilit´e

Designing Digital Reliable Processors in Nanotechnologies

International audienc

Signal Probability, Reliability and Error Bound of Majority Voter in TMR

International audienc

Selective Hardening Concerning Single and Multiple Faults

National audienc

Nouvelle architecture de BLE tolérante aux fautes dans les FPGAs SRAM

National audienc

Single Event Transient Mitigation Through Pulse Quenching: Effectiveness at Circuit Level

International audienc